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同步时序电路可以没有输入变量吗？verilog里面always与reg分别代表什么意思，有什么功用？为只对输出用reg，对输入不用？

2024-04-14 18:08:05 文章来源 :网络 围观 : 次 评论
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　　同步时序电路可以没有输入变量吗？

　　同步时序电路可以没有输入变量，因为同步时序电路内部的时钟信号可以作为唯一的输入，控制电路的运行和逻辑操作。此外，同步时序电路可以根据内部时钟信号的变化来触发不同的操作，而无需外部输入变量。因此，即使没有外部输入变量，同步时序电路仍然可以正常运行并实现其设计功能。

　　这种设计可以简化电路结构，并降低对外部输入的依赖，从而提高了系统的可靠性和稳定性。

　　同步时序电路可以有若干个输入变量和若干个输出变量，其每个输出变量是其输入的逻辑函数，其每个时刻的输出变量的状态仅与当时的输入变量的状态有关。

　　verilog里面always与reg分别代表什么意思，有什么功用？为什么只对输出用reg，对输入不用？

　　

同步时序电路可以没有输入变量吗？verilog里面always与reg分别代表什么意思，有什么功用？为只对输出用reg，对输入不用？

　　首先搞清楚，verilog不是用来编程的软件语言，不要老想着与C/C++对比。

　　其二，verilog是用来描述硬件的，也就是说你要做什么硬件，先要在脑筋里想好，做到胸有成竹以后，再用verilog描述出来。有了以上概念，再来可以告诉你答案，你比较容易接受：always是用来描述电平触发的组合逻辑电路或锁存器，还可以用来描述边沿触发的时序逻辑电路。

　　reg本来是用来描述寄存器输出的，但实际上与verilog本身的语法有关，这一点个人感觉verilog的语法并不严谨，至少让初学者无所适从。这个语法是：只要是always块内部的变量输出，都用reg型。但正如上面所说的，always块并不总是时序逻辑，有时是组合逻辑，所以reg型变量有时候可能实际上是线网。

　　由于输入信号是由模块外部决定的，与外部模块是通过线连接的，所以用wire，不用reg。

　　

同步时序电路可以没有输入变量吗？verilog里面always与reg分别代表什么意思，有什么功用？为只对输出用reg，对输入不用？

来源：文章来源于网络，如有侵权请联系我们删除。
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标签 时序   电路   可以   没有   变量   verilog   always   reg   分别   代表   什么   意思   功用   只   输入   不用
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